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转:电源Clamp的ESD之创新设计--by Ming-Dou Ker  

2015-04-20 15:15:45|  分类: IC design |  标签: |举报 |字号 订阅

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http://blog.sina.com.cn/s/blog_6271eec60101545q.html

如前面章节所述,用来箝制VDD 与VSS 电源线间ESD 电压的NMOS 组件尺寸太大,使得上述的防护设计在先进的次微米制成下变得不切实际。所以,一个具有高ESD 箝制能力但能节省布局面积的VDD 与VSS 间ESD 箝制电路是迫切需要的。
    笔者即针对前述各种ESD 防护设计上的缺点,提出一创新性的ESD 防护电路设计,该创新之ESD 防护电路能够提供有效的ESD 防护于VDD 与VSS 之间,达到保护IC 的内部电路的效果,且该ESD 防护电路只占用更小的布局面积,同时也节省IC 产品的成本。
7.4.1 节省布局面积之创新设计〔22〕
    节省布局面积之VDD 到VSS 静电放电防护电路如图7.4.1-1 所示,其中一基体触发N型厚氧化层组件(substrate-triggering field-oxide device,STFOD)用来旁通ESD 的放电电流。


    静电放电侦测电路是一电阻R、一电容C,以及一反相器所组成。当静电放电电压跨在VDD 与VSS 电源线之间时,该静电放电侦测电路会把该N 型厚氧化层组件导通来旁通ESD 的放电电流。当IC 在正常工作情形下,该静电放电侦测电路使该N 型厚氧化层组件保持关闭状态。虽然该基体触发N 型厚氧化层组件(STFOD)的闸极连接到VDD,但因这种厚氧化层组件的临界导通电压(threshold voltage)在一般CMOS 制程下都高达15~20 伏特,所以该STFOD组件在IC 正常工作情形下不会被5V 的VDD 所导通。该STFOD 组件被设计当做一横向双载子晶体管(BJT)来旁通ESD 放电电流,为加强双载子晶体管的特性,该STFOD 组件的信道长度要够短。STFOD 组件的双载子晶体管特性如图7.4.1-2 所示。

电源Clamp的ESD之创新设计--by Ming-Dou Ker

 

    在图7.4.1-2(a)中,一正电压VB 被加入该N 型厚氧化层组件的基体(bulk), 用来测量其双载子晶体管的特性,其测量结果如图7.4.1-2(b)所示。当VD 电压继续增加,该STFOD组件的I-V 特性会进入骤迥崩溃区域(snapback region)。该STFOD 组件可以安全地操作在这个骤迥崩溃区, 只要静电放电电流不超过该STFOD 组件的二次崩溃(secondary breakdown)临界点。二次崩溃临界点是该STFOD 组件承受ESD 电流的极限。

   由于在N 型厚氧化层组件内不会有LDD 的尖端结构,而且该STFOD 组件是用基体触发导通的,所以ESD 电流流经该STFOD组件是藉由其基体的部份而非集中在表面部份,因此该STFOD 组件比一般薄氧化层NMOS 组件具有更高的ESD 防护能力。相对地,静电放电电流在薄氧化层NMOS 组件是流经其信道(channel),该信道的深度在5V 的闸极电压下约为100~300A。如此浅的信道,加上LDD 尖端结构,导致NMOS 组件低的ESD 承受能力,这也就是为何在先前技术中〔13〕,其NMOS组件要设计得如此巨大的主要原因。利用N 型厚氧化层组件的特性,加上基体触发的电路设计,STFOD 能够提供一有效且节省面积的ESD 防护电路,用于VDD 与VSS 电源线之间,以充份保护集成电路的内部电路。

7.4.2 工作原理
本设计的操作原理可由图7.4.1-1 来解说。在图7.4.1-1 中,反相器是由一PMOS 组件Mp 与一NMOS 组件Mn 所组成;其电容C 在一般CMOS 制程技术下可用一NMOS 组件来代替。




(a)静电放电情形下(ESD-Stress Condition)
    在静电放电时,该STFOD 组件会被导通来旁通ESD 电流。当ESD 尚未加到VDD 与VSS电源线间之前,在Vx 端点的电压起始值是0 伏特。在静电放电侦测电路内的R 与C 的时间常数是设计在0.1~1.0 微秒左右。当VSS 端接地,而一ESD 电压出现在VDD 端时,由于ESD电压具有很快的上升速度(其rise time 约在5~15nS),Vx 端的电压因RC 延迟效应无法跟得上VDD 端的ESD 电压上升速度,因此Vx 端的低电位导致反相器的输出端VB 电压藉由VDD
上的ESD 电压而上升到高电位。VB 端的高电位触发导通了STFOD 组件的双载子晶体管特性,因而ESD 电流便经由该STFOD 组件而旁通掉。

    此导通的STFOD 组件提供了一暂时短路的路径于VDD 与VSS 电源线之间,因而可以有效且快速地压制出现在VDD 与VSS 之间的ESD 高电压,因此可以有效地保护IC 的内部电路,避免ESD 的损伤。由于该STFOD 组件是藉由基体触发而导通,故其可在较小的布局面积下提供较高的ESD 电流排放能力,因此使电路的总布局面积可以大幅地缩小,以符合VLSI 高密度、高集积度的应用需求。
    为更清楚解释本电路的特性,图7.4.1-1 显示了VB 端在时间上的电压变化情形。当该ESD 电压(VESD)出现在VDD 上时,其ESD 的放时间约在100~200nS 之间,因此该STFOD 组件要能够被导通约200nS 的时间,以充份排放ESD 电流。由于双载子晶体管的基极(Base)导通电压约0.6 伏特,所以VB 端要能够提供一大于0.6V 的电压,且长达200nS 来导通STFOD组件的双载子晶体管。这可藉由适当设计的电阻R,电容C,以及反相器内的晶体管尺寸来达成。
(b)VDD 开机情形(VDD Power-ON Condition)

    由于CMOS IC 在正常工作时,其VDD 是偏压在一固定的电压(例如5 伏特)。但是在开机当时,VDD 的电压也是自0 伏特逐渐上升到5 伏特的,这就是一般所谓power-on 瞬时。在这power-on 瞬时,该ESD 防护用的STFOD 组件要保持在关闭状态,以避免VDD 电源电压漏到VSS 去。要保持STFOD 组件在这power-on 情形下仍保持关闭,但在ESD 放电情形下是导通的,可藉由RC 时间常数的设计来达到这个功能。因为VDD power-on 的电压上升时间是约1ms(毫秒)左右,但ESD 电压的上升时间是在约10ns(毫微秒),把ESD 侦测电路的RC 时间常数设在0.1~1.0μS(微秒),即可达成分辨出VDD Power-ON 与ESD 放电的两种不同的工作情形。

    在VDD Power-ON 情形下的VB 端电压随VDD 电压上升的变化如图7.4.1-1 所示,由于RC 时间常数在1μS 的ESD 侦测电路中,其Vx 端的电压可以跟得上以1ms 上升时间的VDD电压,因此Vx 端的电压几乎同步等于VDD 上的电压,这使得反相器的输出端VB 保持在接近0V 的电压,其变化情形正如图7.4.1-1 所示。因此,该STFOD 组件因VB 电压为0 而一直保持在关闭的状态。
    以上所述的电路功能,可藉由常用的HSPICE 电路仿真软件来设计。举例来说,在一0.6μm 的CMOS 制程参数之下,要达到上述所说的电路功能,其电阻R 约为50KΩ;电容C用NMOS 组件来做,其组件宽长比(W/L)只要20/20(μm),其等效电容值约为1.8PF。反相器内的PMOS 组件Mp 的组件宽长比为100/1.2(μm),其NMOS 组件Mn 的组件宽长比为20/1.2(μm)。藉由上述的组件设计,即可达到正确的ESD 防护功能。

 

7.4.3 增进双载子晶体管特性的组件设计


    由上所述,ESD 电流是经由该STFOD 组件来放电,而该STFOD 组件是藉由基体触发的方式来导通其寄生的双载子晶体管,以增进其ESD 放电电流的承受能力,因而可以在较小的布局面积下提供较高的ESD 防护能力。为了加强该STFOD 组件所寄生的双载子晶体管组件特性,本设计提出一更有效率的组件结构如图7.4.3-1 所示。



 

    在图7.4.3-1 中,有一P 型扩散层在组件的中央,该P 型扩散层是连接到反相器的输出端VB,包围该P 型扩散层的是一N 型扩散层,此N 型扩散层是连接到VDD。包围该N 型扩散层的是另外一个N 型扩散层,此N 型扩散层连接到VSS。

    一厚氧化层即做是该两N 型扩散层之间而构成该N 型厚氧化层组件,寄生在此N 型厚氧化层组件的双载子晶体管亦被标示于图7.4.3-1 中。另外,在最外层有一P 型扩散层包围住整个组件,该P 型扩散层连接到VSS 以提供P 型基底偏压之用。该P 型基底亦是等效于寄生的双载子晶体管的基极。在ESD 放电情形下,VB 是一高电位,此时导致一电流Itrig 自P 型扩散层流入该P 型基底,为加强该寄生双载子晶体管被该Itrig 电流触发,一N 型井区被加入在N 型扩散层之下,由于该N 型井区具有较深的接面深度(junction depth),该Itrig 电流会被该N 型井区阻挡而流入N 型井区,这促使该寄生的双载子晶体管组件的基极(base)射极(emitter)之间有一正的电压偏压,因而导通该双载子晶体管。【注意,Nwell的作用是用来作为可流入电流的阻挡区】

   而在VDD 上的ESD 电流便可自N 型扩散层(也是该双载子晶体管的集极,collector)流向另一N 型扩散层到VSS 去,如此便可在VDD 与VSS 之间产生一暂时短路的电流路径来旁通ESD 放电电流。由于N 型井区较深的深度可有效拦截自P 型扩散层流入的Itrig 电流,因此可以提升该寄生双载子晶体管的组件特性以利用于ESD 防护电路上,也因而更进一步提升该STFOD 组件的ESD 承受能力。因此,比起先前技术中所用的NMOS 组件,该STFOD 组件可以在较小的布局面积下提供较高的ESD 防护能力,以节省IC 的成本。7.4.4 实验结果该STFOD 组件在一0.6μm CMOS 制程技术下的组件特性如图7.4.4-1 所示。

    而整个ESD 箝制电路的耐压能力则显示于表7.4.4-1 中。一用NMOS 组件当ESD 箝制组件的先前设计(图7.2.3-2)也被制作在同一测试芯片中来做比较。

    如表7.4.4-1 中所示,该STFOD 能够在单位布局面积下提供0.55Volt 的ESD 承受能力,而NMOS 组件只能承受0.14Volt 的ESD 电压。这STFOD 在单位布局面积下的ESD 承受能力是NMOS 组件的四倍。因此,STFOD 能够在较小的布局面积下提供足够的ESD 防护能力来达到全芯片防护的效用。

 

    为了验证ESD 侦测电路的正确功能,一8V 的电压脉冲(Voltage pulse),如图7.4.4-2所示,被加到该ESD 箝制电路上,在VDD 电线源上的电压波形用示波器来监视。该电压脉冲的上升时间(rise time)约在5.5ns,与ESD 电压的rise time 相当。当该电压脉冲加到VDD电源在线时,由于ESD 侦测电路的动作,会把STFOD 组件导通以排放此类似ESD 电压的电压脉冲,因此在示波器上监视到的电压波形就如图7.4.4-2 中的相片所示。该方型的电压脉冲波形,在电压一上升时即因STFOD 的导通而导致电压波形的衰减,过了200ns 左右,该电压波形即回复正常的方波波形,这衰减的200ns 正是STFOD 组件的导通时间(ton),藉由适当的设计,可以调整这个STFOD 的导通时间以符合各种应用情形。另外要验证的是当VDD 电源上升时,该STFOD 组件是否保持关闭。

    图7.4.4-3 显示了实验上的测试方法,一5V 的ramp 电压具有0.1ms 的上升时间被加到VDD 电源在线以模拟IC 的VDD 在正常电源上升的情形,VDD 上的电压波形以示波器来监视,所看到的电压波形如图7.4.4-3 中的相片所示,该ramp 电压没有任何衰减的情形,这证明了ESD 侦测电路在VDD 电源上升情形下是把STFOD 组件关闭的。藉由实验上的验证,利用STFOD 组件的ESD 箝制电路正符合深次微米超大规模集成电路的ESD 防护所需。

 

7.4.5 其它设计变化〔23〕

    在图7.4.1-1 的STFOD 也可以改用其它的双载子晶体管。一利用pnp 双载子晶体管的设计显示于图7.4.5-1 中,由于是用pnp 晶体管,在图7.4.5-1 的ESD 侦测电路中必需多加入一级反相器以达成正确的电路功能

 


    该电路所用的ESD 箝制组件是一DTDB (double-trigger double BJT)结构,其DTDB 组件结构也显示于图7.4.5-1 中。该DTDB 组件具有一垂直方向的pnp BJT 及一横向的pnp BJT,利用这样的组件设计,DTDB 具有更高的增益(gain)。这种DTDB 的组件设计适合用在P-Substrate 有负电压偏压的特殊CMOS IC 中,例如一些DRAM 具有内建的负电压产生器以偏压该IC 的基体在一负的电压准位以降低DRAM 组件的漏电电流。

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