注册 登录  
 加关注
   显示下一条  |  关闭
温馨提示!由于新浪微博认证机制调整,您的新浪微博帐号绑定已过期,请重新绑定!立即重新绑定新浪微博》  |  关闭

見るところ花にあらずと云ふことなし

褎然举首

 
 
 

日志

 
 

转:VDD 与VSS 间的ESD 防护--by Ming-Dou Ker  

2015-04-20 15:12:23|  分类: IC design |  标签: |举报 |字号 订阅

  下载LOFTER 我的照片书  |
from:
http://blog.sina.com.cn/s/blog_6271eec60101535u.html

【电源和地之间的Clamp】

 

7.2.1 VDD 与VSS 间的寄生组件

    ESD 电压跨在VDD 与VSS 电源线之间,除了会造成IC 内部电路损伤之外,也常会触发一些寄生的半导体组件导通而烧毁。在CMOS IC 中,最常发生烧毁现象的寄生组件就是p-n-p-n 的SCR 组件及n-p-n 的横向双载子晶体管(BJT)。随着制程的先进,寄生组件间的间距也越来越小,这使得该寄生的组件具有更高的增益(Gain)及更易被触发的特性。有关寄生的SCR 组件及其在CMOS IC 布局上的相对位置显示于图7.2.1-1 中。




    SCR 组件是寄生于PMOS的源极(接VDD)与NMOS 组件的源极(接VSS)之间,若这SCR组件被导通,会在VDD 与VSS 之间造成一极低电阻的导通现象,大量的ESD 电流便会经由这寄生的SCR 而旁通掉。但不幸的是,这寄生的SCR 组件在IC 内部电路的布局上都只具有极小的布局面积,因此这寄生的SCR 组件很容易被ESD 电流所烧毁而在VDD 与VSS之间造成永久短路的破坏。
另一寄生的n-p-n BJT 组件及其相关布局上的位置显示于图7.2.1-2 中。

 

    该横向BJT 是因两个N+扩散层靠近而寄生的,若一N+是接到VDD,另一N+接到VSS,就会在VDD 与VSS 间产生一寄生的组件。这BJT 组件随着间距S 的缩小会具有更高的增益及更佳的BJT 特性。当ESD 电压跨在VDD 与VSS 之间时,这寄生的BJT 也容易因骤回崩溃(snapback breakdown)而导通。
    由于寄生的BJT 在IC 内部布局中都只具有很小的面积,因此这寄生的BJT 一但被ESD电压所崩溃而导通,很容易就被烧毁,而在VDD 与VSS 之间造成永久的短路破坏现象,这种破坏更常见于深次微米的CMOS IC 之中。

 

7.2.2 先前的防护技术

 

    由前一章节所述可知,IC 在遭受ESD 时常会发生ESD 电压转而跨在VDD 与VSS 电源线之间,为了箝制这过高的ESD 电压跨在VDD 与VSS 电源线之间,一先前的防护设计显示在图7.2.2-1 中。

   一大尺寸的闸极接地(Gate-Grounded)的NMOS 组件连接于IC 的VDD 与VSS 电源线之间,被用来当做VDD 到VSS 静电放电防护电路。若有一ESD 电压出现在VDD 与VSS 电源线之间,该NMOS 组件将会崩溃导通来旁通该ESD 的放电电流。
    但是,即使有该NMOS 组件当做ESD 防护组件来旁通ESD 放电电流,IC 的内部电路依然会出现ESD 损伤的问题。因为,该NMOS 组件除了提供ESD 防护来保护IC 内部电路之外,它也要能够保护自己不被ESD 电流所破坏,以免因其被ESD 损毁,反而在VDD 与VSS 之间造成一永久短路的现象,而导致该IC 无法正常使用。为了保护NMOS 组件不被ESD 电流所破坏,
    该NMOS 组件通常在布局上便无法使用最小的布局间距(spacing),以提升其对ESD 承受能力。然而,IC 的内部电路经常是使用最小的布局间距,这导致了一个问题,就是内部电路组件因具有最小的布局间距(例如通道长度),会先崩溃导通,而ESD 保护用之NMOS 组件因具有较大的布局间距,反而较慢崩溃导通,这使得闸极接地的NMOS 组件不能够有效地来保护IC的内部电路。因此,一个更有效的VDD 到VSS 静电放电防护电路必需要具有更低的导通崩溃电压,才能够充份地保护IC 的内部电路而不是只保护它自己而已。

 

7.2.3 改进的设计方式
    为提升该NMOS 组件的ESD 保护功效,图7.2.3-1 显示一改良式的设设计。

    在图7.2.3-1 中,一静电放电侦测电路被加入,用来控制该NMOS 组件的闸极。当有ESD 电压出现跨在VDD 与VSS 电源在线时,该静电放电侦测电路会送出一正电压把NMOS组件导通来旁通掉ESD 放电电流。由于该NMOS 组件是藉由其闸极控制而导通,而不是像图7.2.2-1 中的闸极接地NMOS 组件是靠崩溃才导通的,因此图7.2.3-1 的设计具有极低的导通电压。当内部电路组件尚未因ESD 电压而崩溃之前,该NMOS 组件就早已导通来旁通
ESD 放电电流了。这导通的NMOS 组件在VDD 与VSS 之间成一暂时性的低阻抗状态,因此跨在VDD 与VSS 之间的ESD 电压能够很有效地被箝制住,不会再造成IC 内部电路因ESD 而出现异常损坏的现象。有关实现此方法的典型设计如图7.2.3-2 所示〔12〕。



    在图7.2.3-2 中,一基于RC 时间常数的控制电路被设计用来控制一短信道NMOS 组件的导通,该NMOS 组件的汲极(drain)是连接到VDD,其源极(source)是连接到VSS。当有ESD 电压出现跨在VDD 与VSS 电源线之间时,该NMOS 组件即会被导通而在VDD 与VSS之间形成一暂时性的低阻抗状态,ESD 放电电流即经由该NMOS 组件而旁通掉。利用此一改良式的ESD 箝制电路,可以有效地防护脚对脚的ESD 放电,其ESD 放电电流的流通路径如图7.2.3-3 所示。

 

 

 



    当脚对脚ESD 电压转变成跨在VDD 与VSS 电源线之间时,该RC 控制的ESD 侦测电路会被ESD 的能量而偏压工作,并送出一正电压到NMOS 组件的闸极来导通该NMOS,ESD电流便经由这导通的NMOS 组件而排放掉,因此IC 的内部电路及寄生的SCR 与BJT 组件都不会因ESD 的过压压迫而被破坏。

 

7.2.4 电源在线杂散电容/电阻的效应

    虽然图7.2.3-2 的改良设计能够充份保护IC 内部电路,避免异常的ESD 损伤。但是在图7.1.1-1 中所提到在电源在线的寄生电阻与电容效应可能会降低图7.2.3-2 改良电路的保护效果。因为ESD 放电现象在很短的时间内(约~100ns)便会出现高达数安培的放电电流,如果该改良式ESD 箝制电路的摆放位置距离被ESD 打到的输入或输出脚位太远,则可能会发生『远水救不了近火』的现象。

    图7.2.4-1 显示了这杂散电阻/电容对ESD 箝制电路之防护功能上的影响。在先进的VLSI中,芯片的尺寸是越来越大,相对地环绕整个芯片的VDD 与VSS 电源线是拉得更长,其所相对产生的杂散电容/电阻效应也会增加,这反而降低ESD 箝制电路的防护效果。
    为调查这电源在线寄生杂散电阻/电容对该改良式ESD 箝制电路的防护影响,一实验芯片被设计来调查这个效应。

图7.2.4-2 显示了该实验芯片的设计,一改良式ESD 拑制电路放在VDD PAD 的旁边,在VDD PAD 右边是不同距离的输入脚,在VDD PAD 的左边是不同距离的输出脚,一30μm宽的VDD 电源线连接了该VDD PAD 与所有输入与输出脚,另一30μm 宽的VSS 电源线连接了VSS PAD 与所有所输入脚与输出脚。该一实验芯片制作于一0.8μm 的CMOS 制程中,其脚对脚的ESD 耐压特性显示于图7.2.4-3 及图7.2.4-4 中,当两个脚位相隔越远时,其ESD耐压能力越低。

VDD 与VSS 间的ESD 防护--by Ming-Dou Ker

VDD 与VSS 间的ESD 防护--by Ming-Dou Ker

    虽然VDD 与VSS 电源线间有该改良式ESD 箝制电路,但当局两个遭受ESD 电压的相对脚位之距离超过4000μm 时,其脚对脚的ESD 耐压能力下降了一半,这显示出VDD 与VSS 电源线寄生之杂散电容/电阻对该改良式ESD 箝制电路防护效果之负面效应。为了避免这杂散电容/电阻的影响,电源线的宽度/长度与ESD 箝制电路的摆放位置应该要建立一套设计准则(Design Rules)以利IC 设计上的参考。

    台湾某一半导体厂商已经在笔者的协助之下建立了一套这样的设计准则。为了提供更有效的VDD 与VSS 间ESD 箝制作用,一利用该改良式ESD 箝制电路的全芯片防护设计显示于图7.2.4-5 中。

 

    该全芯片防护设计的概念已实际地被用来改善某一IC 产品的ESD 耐压能力。一IC产品的原本ESD 耐压能力,在输入/输出脚对VDD/VSS ESD 放电测情形下只能承受1000V 的ESD,在脚对脚的ESD 放电测试情形下只能承受500V 的ESD。经过图7.2.4-5 的应用之后,该IC 的ESD 耐压能力,在输入/输出脚对VDD/VSS ESD 测试下能承受到4000V 的ESD,
   在脚对脚ESD 测试下能承受到3000V 的ESD。在适当的地方加入VDD 与VSS 的ESD 箝制电路,而不用去修改或放大输入/输出脚的ESD 防护电路与组件,IC 的ESD 承受能力能够被有效地大幅提升。这给予全芯片防护设计上的一个重大的启示,在VDD 与VSS 电源线间做好一有效率的ESD 箝制电路,即可协助大幅提升输入/输出脚的ESD 耐压能力。

  评论这张
 
阅读(201)| 评论(0)
推荐 转载

历史上的今天

在LOFTER的更多文章

评论

<#--最新日志,群博日志--> <#--推荐日志--> <#--引用记录--> <#--博主推荐--> <#--随机阅读--> <#--首页推荐--> <#--历史上的今天--> <#--被推荐日志--> <#--上一篇,下一篇--> <#-- 热度 --> <#-- 网易新闻广告 --> <#--右边模块结构--> <#--评论模块结构--> <#--引用模块结构--> <#--博主发起的投票-->
 
 
 
 
 
 
 
 
 
 
 
 
 
 

页脚

网易公司版权所有 ©1997-2017