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转:IMEC探讨10nm以下制程变异  

2012-06-13 21:38:33|  分类: IC design |  标签: |举报 |字号 订阅

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關鍵字: 微縮  製程  智慧系統  微影  材料 

在可預見的未來, CMOS 技術仍將持續微縮腳步,然而,當我們邁入 10nm 節點後,控制製程複雜性和變異,將成為能否驅動技術向前發展的關鍵, IMEC 資深製程技術副總裁 An Steegen 在稍早前於比利時舉行的 IMEC Technology Forum 上表示。

明天的智慧系統將會需要更多的運算能力和儲存容量,這些都遠遠超過今天的處理器和記憶體所能提供的極限。而這也推動了我們對晶片微縮技術的需求。

在演講中,Steegen了解釋 IMEC 如何在超越10nm以後繼續推動晶片微縮。在10nm之後,或許還能跟著摩爾定律(Moore’s Law)的腳步,並沿用微影技術,但在這之後,就必須視採用的材料和新設計架構了。


Steegen指出,CMOS仍然可以微縮,只是更加困難。當達到次15nm時,就會需要更先進的超紫外光(EUV)和更先進的圖案技術。這也意味著勢必要朝3D元件架構,如FinFET元件轉移,而這又需要在材料方面的創新,如具備更高遷移率通道的嶄新材料。

摩爾定律仍會持續,但Steegen指出,複雜性、成本和變異性只會不斷提升。新技術和新的設計解決方案都必須同時進行最佳化。

“好消息是CMOS目前仍持續微縮,從平面矽元件架構(20nm)向FinFET元件架構(14nm)轉移,以便更好地控制短通道效應。然而,當你引進新材料時,變異性就會遽增,”她表示。


資料來源:IMEC


資料來源:IMEC

在會後與《EE Times》的訪談中,Steegen描述了更多有關變異問題的細節。

“在轉移到完全耗盡型通道元件,如FinFET時,我們將能大幅減少通道摻雜,進而減少與隨機摻雜有關的變異問題,”Steegen解釋道。“這也有助於減少元件失配情況。然而,隨著半導體元件朝非平面架構方面發展,新的變異也隨之出現。包括側壁傳導、增加的表面體積比、陷阱(trap)以及由缺陷引發的變異(如低頻雜訊、BTI可靠性等)都變得更加重要。

她接著指出,“這些新的因素有些會出現在10nm節點。而我們希望新材料和更先進的閘極堆疊模組能夠再推升元件性能。更具挑戰性的整合(如選擇性的異質磊晶生長)都可能導致新的隨機缺陷。此外,材料也可能會改變通道載子和陷阱/缺陷間的相互作用,進而產生可靠性和雜訊等變化。

當被問及要怎麼做才能緩解變異問題時,Steegen解釋道,IMEC正在從提高工程材料品質方面著手。

這也關係到基礎的通道材料能帶設計研究工作,這些研究都和最佳化元件的可靠性和性能有關。例如,她指出,“我們正在進行運用自由植入量子阱矽化鍺(SiGe)通道元件來改善NBTI可靠性的研究。另外,我們也正在研究14nm以下應用的FinFET元件。”

Steegen表示,作為該計劃的一部分,IMEC正在定義設計中的範式轉變。研究人員們正在探討可能的解決方案,其中有一些會需要EDA工具的支援。為此,IMEC也與EDA供應商就3D的可測試性設計、TCAD、P&R的選擇對微影帶來的影響、OPC、3D系統的設計開發/試驗等不同領域進行合作。

在會議結束之際,Steegen重由:“必須從設計開始就將「變異性和成本」納入考量。在半導體產業中,我們總是不斷地重塑自己扮演的角色。而未來,這個過程也將會一遍又一遍地循環下去。”

編譯: Joy Teng

(參考原文: IMEC looks at variability beyond 10 nm,by Anne-Francoise Pele)

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