注册 登录  
 加关注
   显示下一条  |  关闭
温馨提示!由于新浪微博认证机制调整,您的新浪微博帐号绑定已过期,请重新绑定!立即重新绑定新浪微博》  |  关闭

見るところ花にあらずと云ふことなし

褎然举首

 
 
 

日志

 
 

转:提高可制造性的器件设计规则  

2012-05-23 08:37:41|  分类: IC design |  标签: |举报 |字号 订阅

  下载LOFTER 我的照片书  |



2012-5-15  作者:Kirk Peterson、Ron Logan、Xiaojun Yu、Kevin Dezfulian、Greg Bazan、Jon Winslow、Noah Zamdmer、Lenny Dubuque、Brian Walsh、Andrew Norfleet、Fran Clougherty、Ben Bayat、Anda Mocuta、Ken Rim,IBM  来源: 半导体制造 

核心提示:对过去三代技术,我们就电路局限的最佳良率器件设计方法作了系统的研究。研究说明,需要开发新的芯片功耗设计规则,并在技术开发的早期应用于对产品级与器件设计的关系的定量分析。目标是把在生产阶段后续的器件工艺改变减到最小,较早达到最佳的产品良率。


在优化FET DC功率性能时,半导体器件设计必须考虑AC性能和单个器件及小型电路上的漏电流,这已是确定无疑的。同一阶段小型电路连接形成的环形振荡器(RO),常常用来测定器件的AC性能及漏电流。具有浮体器件的技术还必须考虑历史效应。浮体效应是由于FET沟道下面的衬底没有与特定的电压连接,而是由源极、漏极和栅极的电位及漏电流决定的。大家知道,宏观的变化源(例如芯片间的交叉变化(ACV))会导致产品级漏电流的上升,在技术开发时应进行模拟和优化。

当关注一个技术的功率性能时,一个重要的考虑是选择沟道长度。对于逻辑器件的性能,较短的沟道长度会引起较高的驱动电流,其代价是亚阈值控制变差和ACV增加。本文报道,在小型电路功率性能固定时,通过选择标称沟道长度改变产品级功率性能。我们也提出了开发在生产设计可用前优化产品功率性能技术的方法。

以产品良率与分立FET品质间的关系为中心,导致不同优化器件的主要因素是产品中晶体管性质的系统性偏离和随机变化。取一个产品,由于这些多源ACV,器件状态存在一个分布。器件设计和与产品有关的良率之间的联系在于了解FET级设计元素和ACV物理现象间的相互作用。

图1是简化的FET截面,将用来定义我们的关键元素。栅极物理长度用尺寸B表示,以后参照为Lpoly。器件源/漏延伸叠加数量用尺寸A表示。我们测定叠加电容(Cov),它测量与进入沟道的这个物理扩散叠加以及固定边缘分量有关的电容。尺寸C代表有效沟道长度(Leff),可表达为:

C=B-2A

我们发现,有效沟道长度在达到FET级标称品质和产品级良率之间的平衡中关系很大。尽管有效沟道长度是如此重要,它却不容易像Lpoly和Cov那样用电学方法测量。所以,我们的分析将集中在Lpoly和Cov的关系上。

较长的FET有效沟道长度有使器件静电变化对很多与ACV机理有关的物理现象不敏感的作用。对产品芯片的综合作用就使功率较低且工艺制造窗口比较大。由于此效应特别与产品级响应有关,它在单FET结构中不明显。这些观测与模拟结果是一致的,这区分产品和FET级对晶体管设计元素的依赖性。

在技术开发周期中,手头的挑战是要包含直接在器件设计活动中的这些概念。因此,需要设计更像产品一类的早期原型产品和/或大的集成试验电路以捕捉这些效应。这些产品级设计规则需要与传统的FET级DC和AC性能目标并立考虑。优化的技术解决方法是代表了在这二组要求之间的最佳平衡的方法。

观测结果根据前面的讨论,有二个观测结果是非常明显的。第一,在环振荡器(RO)性能固定时,用较长的沟道长度改善芯片功率。第二,在沟道长度固定时,芯片级功率的改善用减小Cov增强。尽管有这些产品级的改善,这些改善对于DC FET功率性能或RO测试结构上的性能/漏电流之比没有任何提高。

 

图2中可以看到第一和第二个观测结果,图中显示了频率固定时的芯片总功耗与器件Cov不同时的物理栅长之间的关系。找到该部分能达到设定性能的最低电压并高速运行最坏情况的功能测试图形,就能测量总动态功耗(TDP)。TDP随物理栅长的增加和Cov的降低而减少,二者均导致有效沟道长度更长。

芯片的总功耗是由静态及有功运行二部分组成的。静态功耗取决于静止状态下测得的产品漏电流(Iddq)。有功功耗由有功开关模式下测得的电流(Idda)决定。有功电流小于Iddq常用与电路开关有关的电容(Ceff)解释。有功电流也具有直通电流分量,不过这是相当小的分量,不容易从开关电容的电流中区分开。

直通电流是CMOS AC开关中的寄生漏电效应,是因通过Vdd到地之间的电流产生的,其根本原因是NFET和PFET器件不是准确地同步进入二元开-关结构。这样,二器件将通过对节点开关没有任何影响的残余电流,当本地器件变化变大时,这一效应将增大。

谈到静态功耗与性能的关系,图3显示了由于器件有效沟道长度变化,芯片Iddq与产品嵌入式环形振荡器延迟(PSRO)的关系。有效沟道长度较长时,延迟固定的漏电流改善。改变延伸重叠及物理栅长尺寸就可以改变沟道长度。调整晕(halo)注入剂量使速度匹配。这些图表中的数据代表各组环形振荡器速度的平均值。

相应的有效沟道长度关系也在分离测试结构(如kerf RO)上评估,见图4。因为后者是由置于固定的本地环境中的极少量器件组成,它们在本质上不受产品经ACV时看到的影响,而是看到它们显示出维持在单独FET级上能观察到的结果。这些分离RO测量表明,对于栅长和Cov二者的变化,性能与漏电流之间的关系没有任何影响。结果符合从单独测定的FET导出的预期:任何速度的增加成比例地伴随漏电流的提升,这符合本地单个FET测量观察到的结果。

除了静态漏电流外,我们也研究了芯片有功电流。驱动某一芯片频率所需的有功开关电流(IddA-Iddq)用芯片有效电容Ceff=(IddA-Iddq)/(Vdd * Freq)表征。Ceff与Cov的关系见图5。这与有关Iddq观察到的结果在性质上是相同的。器件重叠电容的减少有助于减少固定产品速度下的有功及静态电流。

较长的物理栅长(Lpoly)增加了器件的物理电容,因而可能带来对芯片有功功耗的关注。但是,对于急剧按比例缩小的技术来说,存在与寄生效应有关的禁忌,寄生效应会增加短沟道限制中芯片级的有效电容。这些竞争效应在技术的额定沟道长度范围内求得折中,提供了沟道长度增加的综合效应,对总有功功耗是中性的。图6说明了这一效应,图中表明Ceff与Lpoly的关系是相当平坦的。

现在转向图5中所示的重叠电容的对比情况,我们认为,在高Cov时我们正有效地调整到与短栅长一样的效应,即用来提升Ceff。但是在这种情况下,后面的现象连同物理电容的趋势方向是一样的,而不是像栅长依存关系中那样相反。综合结果是芯片级Ceff随重叠电容明确地单调增加。

 

 

为什么芯片的功率性能与小型电路不同现在来研究前面讨论中的中心问题,如何把存在于测试现场和产品级测量结果之间存在的这些本质上不同的参数响应进行沟通。这个问题对于技术开发活动中获得这些依存关系间的平衡至关重要。情况常常是,在技术开发的进程中,人们的主要数据来源由从小型本地结构取得的测量结果组成,这些结构不受调节产品芯片上的漏电流的那些效应的影响。在这种情况下,它相当于在一个点评估技术特性,而不是一个分布面。例如,图7表明产品芯片Iddq可以用增加物理栅长减少,与伴随的测试处PSRO Iddq无关。这里,Cov保持恒定以便将分析局限于单一机理。在物理栅长恒定时,减少器件重叠电容也看到这一效应。这二个结果指出,产品综合响应与所选的参数中心点关系很大。

 

图8显示,产品芯片Ceff能独立于伴随的测试处Ceff,通过减少Cov降低。在此情况下,我们在这一分析时保持物理栅长不变,简化了变量数目。

测试处的测量结果是取自不会有系统及随机ACV的小而分离的结构,它们构成产品区域上器件状态分布,所有这些状态都会对总的静态和有功功耗有影响,依据这一事实就能理解这些观测结果了。这些变化源来自多个物理机理。它们包括(但不局限于)图形密度的变化(这影响热能的吸附)、芯片间栅长的变化、栅接触线条边缘粗糙度、以及其它形式的本地FET级随机变化。

与变化源的原因可以是多种多样一样,增加有效沟道长度并结合物理栅长和减少器件重叠的解决方案,可有效地降低器件对由这些影响产生的Vt变化的灵敏度。这导致短沟道灵敏度低,漏电流小。

改进的器件设计规则很明显,我们需要能抓住一个技术固有变化影响的新功率设计规则。我们的观点是,大的测试场所(如SRAM缺陷学习结构)将有足够数量的门和物理尺寸来取得这些变化源。如果这样,就能获得漏电流与有限数量ACV机理的关系。图9中示出了大面积SRAM测试结构漏电流对器件重叠电容变化的响应。这定性地说明了与上面看到的全产品级测量结果类似的情况。没有观察到与分离器件级测试结构一样的关系,我们认为这种芯片宏(on-chip macros)为产品总漏电性能参数中心设计提供了有用的替代设计方法。

 

 

结论我们的研究说明,需要开发新的芯片功耗设计规则,并在技术开发的早期应用于对产品级与器件设计的关系的定量分析。目标是把在生产阶段后续的器件工艺改变减到最小,较早达到最佳的产品良率。前面的观测结果指出了早期引入原型产品芯片的重要性,或者,仅仅是大技术识别缺陷宏能使我们收集代表一个芯片的Iddq和Ceff这些测量结果信息。此信息可在早期输入开发周期,以更好地把该技术优化。

 

考虑到制造变化的来源众多,产品良率的最佳器件参数中心可能与导致单个FET级的最佳器件性能的参数中心不同。这就在传统的分离FET优化方法外增加了与CMOS技术开发准则有关的重要方面。这是需要更充分探索未来新技术的充满机遇的领域,将最终有助于降低制造成本,尽早达到生产率要求。

  评论这张
 
阅读(332)| 评论(0)
推荐 转载

历史上的今天

在LOFTER的更多文章

评论

<#--最新日志,群博日志--> <#--推荐日志--> <#--引用记录--> <#--博主推荐--> <#--随机阅读--> <#--首页推荐--> <#--历史上的今天--> <#--被推荐日志--> <#--上一篇,下一篇--> <#-- 热度 --> <#-- 网易新闻广告 --> <#--右边模块结构--> <#--评论模块结构--> <#--引用模块结构--> <#--博主发起的投票-->
 
 
 
 
 
 
 
 
 
 
 
 
 
 

页脚

网易公司版权所有 ©1997-2017